处理器外接SDRAM的控制技术介绍

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 现代的处理器(SoC)或DSP都内建有内存控制器,它是外部SDRAM、FLASH、EEPROM、SRAM……等内存的控制接口。但不同处理器内部的内存控制方式都不尽相同,而且它们的控制程序大部分都位于开机程序内,皆属于汇编语言,所以常令人不知所云。

  SDRAM的规格

  现代的处理器并不需要额外的外部器件,就可以直接将外部内存连接至处理器的脚位上。但是,在选择SDRAM时,还是必须考虑下列几项因素:

  工作电压
最大的工作频率
最大的记忆容量
I/O大小和排数(bank number)
“列地址闪控(column address strobe;CAS)”的延迟(latency)
刷新(refresh)的速率
分页大小(page size)
初始化的顺序(sequency):可程序化的顺序是MRS=>REF(refresh)或REF=>MRS。

上述参数都列在SDRAM规格中,它们必须能符合处理器内部的内存控制器之要求,惟有如此,才不需要额外的外部器件,否则就必须另外设计逻辑电路来衔接。在图1中,SDRAM-B无法符合ADSP-TS201S处理器的内存控制器的要求。因为SDRAM-B的“突发资料组之宽度(burst length)”是1,而不是“全分页”;而且SDRAM-B的分页大小是2048字组(word或16bits),但是ADSP-TS201S处理器最多只能支持1024字组。所以,相较之下,应该SDRAM-A才对。

  缓存器的设定

  与其它控制器一样,处理器内部的内存控制器也需要透过缓存器(register)去设定它的组态与功能。根据图1的规格,可以设定ADSP-TS201S处理器的“SDRAM控制缓存器(SDRCON)”。SDRCON缓存器的初始值是0,表示SDRAM是在禁能(disable)状态。图2是SDRCON缓存器的每个位的名称。

  1. 位0(SDRAM ENABLE):设为1时,表示有SDRAM存在。

  2. 位1~2(CAS LATENCY;CL):表示当读取(read)命令发出之后,至数据出现时之间的时间。它与写入作业无关。此值可以在SDRAM规格表中查到,如图3所示。假设外部总线速率是100MHz,则CL应设为2。有些SDRAM的时序参数(例如:CL、tRAS、tRP…..等)是根据不同的传输速率和速率等级(speed grade)而定的。

  3. 位3(PIPE DEPTH):当有数个SDRAM并排使用时,可能需要外部缓冲存储器(buffer),这时,此位必须设为1。不过,如果SDRAM脚位上的电容值远低于30pF,则此位可以设为0。

  4. 位4~5(PAGE BOUNDARY):分页边界,是用来定义分页的大小,单位是字组。此值与“列的地址(column addresses)”数目相等。图4是SDRAM-A的规格,从中可以查出:列地址的总数目是256(A0~A7),因此,分页大小是256。

  5. 位7~8(REFRESH RATE):这个值能决定处理器内部的刷新计数器(refresh counter)之值,好让处理器的速率能与外部SDRAM所需的刷新速率相配合。于图4中,刷新计数值是4K;而且在SDRAM规格中,会经常见到:64ms,4096 cycle refresh或者4096 cycles/64ms或15.6μs/row。刷新速率的计算公式是:cycles=SOCCLK×tREF/Rows,其中,SOCCLK是处理器的CPU速率,tREF是SDRAM刷新间隔(refresh period),Rows是行地址的位数目。假设SOCCLK等于250MHz,由上述公式可以求得刷新速率等于3900周期(cycles)。因此,实际的刷新速率必须等于或小于3900周期,但是ADSP-TS201S处理器的内存控制器最多只支持3700周期,所以此值要设定为3700。

  6. 位9~10(PRC TO RAS DELAY):此参数决定SDRAM的Precharge到RAS之间的延迟时间,也就是tRP,如图5所示。图6是SDRAM的时序规格范例,其中,传输率属-6等级者,它的最小tRP值是18ns,若使用100MHz速率,则至少需要1.8周期(100MHz×18ns=1.8)。因此,tRP应该设为2周期。

  7. 位11~13(RAS TO PRC DELAY):此参数决定RAS到Precharge之间的延迟时间,也就是tRAS。如图6所示,最小的tRAS值是42ns,若使用100MHz速率,则至少需要4.2周期。因此,tRAS应该设为5周期。

  8. 位14(INIT SEQUENCE):它决定SDRAM于开机时的初始化程序。若此程序是:在开机后100μs内,至少必须执行一个COMMAND INHIBIT或NOP命令,之后,执行PRECHARGE命令,此时,SDRAM是处于闲置(idle)状态。然后,执行两个AUTO-REFRESH,再设定“模式缓存器(mode register)”。最后,才能执行读写作业。这表示此SDRAM的初始化时间至少需要:PRE+2×Autorefresh+MRS(mode register set)。

  9. 位15(EMR ENABLE):只有当连接至低功率(2.5V)的SDRAM时,才必须设定这个位值,否则保持0。

  当SDRCON缓存器按照上述规则被设定好之后,内存控制器将会发出MRS命令,对外部SDRAM进行初始化。

        设计程序

  了解了SDRAM规格与内存控制器的缓存器功能之后,接着就要设计SDRAM的初始化程序,其一般设计程序概述如下:

  1. 设定刷新定时器(refresh timer)的预分频(prescaler)参数:它决定刷新定时器的输入频率(input clock)。总线频率除以此参数(或者还要再加上一个正整数值)就等于刷新定时器。

  2. 设定刷新定时器的计时时间的长度(或刷新速率):亦即,设定刷新SDRAM暂存内容的时间间隔。当此计时时间终了时,内存控制器会自动发出刷新请求。例如:若已知系统频率和最大可允许的刷新时间,就可以经由预分频参数、系统频率、最大可允许的刷新时间,求出适当的刷新时间间隔(不能大于最大可允许的刷新时间)。请参考上节的REFRESH RATE定义。

  3. 设定基准地址(base address):大多数的SoC都是采用多任务式总线(multiplexed bus)架构,使不同种类的内存、不同的数据端口大小(port size)能够共享使用相同的总线,此时,内存控制器必须根据此基准地址,来和目前所要存取的地址做比较,之后,内存控制器才能知道目前要和哪一种内存——具有某种特定的属性——进行存取作业。这些特定的属性包括:内存的作业模式或类型、数据端口大小、防止写入、使用外部的内存控制器、局部区域的独立运算(atomic opration)、支持数据管线作业(data pipelining;可以增加一个执行周期,以省略掉数据建立所需的额外时间)、数据是正确的。

  4. 设定存取模式:这包含,设定SDRAM的大小、单一SDRAM的内部记忆排的数量、行起始地址的位(row start address bit)、行地址线的数目(row address lines)、分页模式(当总线闲置时,分页是关闭的;亦或一直保持开启,直到发生分页失误或执行刷新作业)、取消内部记忆排交错(bank interleaving)。

  5. 设定作业模式:这包含,选择多任务寻址的方式(记忆排交错或分页交错)、启动刷新作业、存取SDRAM时执行何种作业、选择多任务寻址的脚位与记忆排的多任务地址线、决定A10脚位、设定SDRAM的各种时间参数(请参考上节介绍与SDRAM规格书)、突量数据(burst)的长度、开启外部多任务寻址、延长SDRAM的控制(命令)时间。

  6. 按照不同内存控制器的要求,执行SDRAM的初始化程序(下列仅是范例):

  对所有记忆排,执行PRECHARGE命令1次。
执行CBR REFRESH命令8次。
执行MODE REGISTER WRITE命令1次。
启动刷新服务,让SDRAM进入正常作业状态中。
转译备份缓冲器

  “转译备份缓冲器(Translation Lookaside Buffer;TLB)”保存着最近才被使用的“分页表项目(page table entry;PTE)”。PTE是一种数据结构,包含着可以将“有效地址”转译成“实体地址”的信息。PTE是以分页为一个储存单位,一个分页是4 KBytes。通常,32-bit处理器的一个PTE含有8 Bytes的信息,而64-bit处理器的一个PTE含有16 Bytes的信息。

  通常,TLB是位于“内存管理单元(MMU)”内部,而且又可区分为:指令MMU内的“指令TLB(ITLB)”、数据MMU内的“数据TLB(DTLB)”。它们和外部内存的关系很密切,所以,在完成SDRAM的初始化作业之后,通常会令全部的PTE无效,并关闭指令缓冲器(I Cache)和数据缓冲器(D Cache),以清除所有残留的数据。

  结 语

  内存的控制方式在系统开机时就被决定了。因此,如果要对SDRAM进行硬件线路的除错验证,都必须在开机程序(boot code)中进行。若不了解SDRAM的规格和SoC处理器的内存控制方式,这个除错工作将会变得很困难。

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SDRAM规格必须能符合处理器内部的内存控制器之要求,惟有如此,才不需要额外的外部器件,否则就必须另外设计逻辑电路来衔接。

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